Durante décadas, la mejora del rendimiento de los chips se ha obtenido en gran parte reduciendo el tamaño de los transistores y los cables para concentrar más potencia en menos espacio. Pero la reducción del tamaño de los transistores trae consigo problemas de generación de calor, de defectos y problemas físicos básicos.

La arquitectura aplicada parece que proveerá a los nuevos chips de una mayor eficiencia sin repercutir en su tamaño y consumo energético.

Para el equipo de HP sale más rentable en cuanto a funcionamiento y costes reducir el tamaño de los cables y dejar inmutable a los habituales procesadores o chips.

Los investigadores afirman que pueden evitar la reducción del tamaño de los transistores eliminando el cableado y los switches entre las celdas lógicas de la capa de silicio en el FPGA, de forma que habría más espacio para puertas lógicas, que podrían además colocarse más juntas entre sí. El cableado y los switches se sustituyen por una interconexión de nanocables que desempeña las mismas funciones pero que se encuentra en una capa por encima de los transistores.

Su estrategia ha consistido en el uso de una arquitectura que suplanta cables por nanocables programables. Dicha arquitectura se llama FPNI (field programmable nanowire interconnect), y siendo ésta mapeada sobre una FPGA con todas las ventajas que ello reporta.

Vía | HP y chips menos costosos
Más Información | Arquitecturas FPNI
Genciencia | Nanotubos